Dci là viết tắt của
Sep 22, 2025| 
Công nghệ kết nối trung tâm dữ liệu
Sự phát triển của công nghệ kết nối trung tâm dữ liệu (DCI) thể hiện một bước ngoặt quan trọng trong cơ sở hạ tầng điện toán hiện đại. Chip chuyển đổi hiệu suất cao-, tạo thành xương sống của hệ thống DCI, phải đối mặt với những thách thức sản xuất đặc biệt so với chip xử lý truyền thống.
Khối lượng sản xuất chip chuyển mạch vẫn thấp hơn đáng kể so với chip xử lý, dẫn đến việc chúng phải chuyển sang các cơ sở chế tạo kém tiên tiến hơn. Ví dụ: YARC, một ASIC tế bào tiêu chuẩn, sử dụng công nghệ xử lý 90 nm trong khi các bộ vi xử lý tùy chỉnh sử dụng quy trình 65 nm. Các bộ vi xử lý hiện tại thường tận dụng công nghệ CMOS 32 nm, đặt ASIC chậm hơn ít nhất một thế hệ.
Quá trình sản xuất Sự phát triển công nghệ
Sự phát triển của ngành công nghiệp bán dẫn
Sự phát triển của ngành công nghiệp bán dẫn thông qua các nút xử lý CMOS 45 nm, 32 nm và 22 nm xác định không gian thiết kế cho các công tắc cơ số-lớn trong các ứng dụng DCI. Lộ trình công nghệ này, dựa trên ITRS (Lộ trình công nghệ quốc tế cho chất bán dẫn) năm 2009, cung cấp các dự báo toàn diện cho hầu hết các thành phần chuyển mạch.
Thiếu các thành phần trong ITRS
Tuy nhiên, đáng chú ý là khung ITRS ban đầu thiếu các dự đoán về mức tiêu thụ điện năng I/O, một thước đo quan trọng đối với việc triển khai DCI. Các kết quả được công bố gần đây đã cho phép bổ sung các dự báo tiêu thụ điện năng của SERDES.
Lộ trình công nghệ ITRS
Lộ trình I/O điện chứng minh rằng mặc dù ITRS xem xét các công nghệ mới nổi bao gồm quang tử nhưng hiện không có lộ trình ngành toàn diện nào cho các kết nối quang trong môi trường DCI. Dựa trên nghiên cứu trong phòng thí nghiệm và tài liệu gần đây, chúng tôi trình bày nỗ lực ban đầu trong việc thiết lập lộ trình phát triển công nghệ quang tử được thiết kế riêng cho các ứng dụng DCI.
Phân tích lộ trình công nghệ I/O điện
SERDES phạm vi-ngắn so với phạm vi dài-trong ứng dụng DCI
ITRS chủ yếu tập trung vào các SERDES phạm vi ngắn (SR) được thiết kế cho các kết nối bộ xử lý-đến{2}}bộ nhớ chính- kéo dài vài cm. Các hoạt động xác thực thử nghiệm gần đây đã chứng minh nhiều hoạt động triển khai SERDES SR{5}}công suất thấp hoạt động ở tốc độ 12 mW/Gb/s cho các nút công nghệ 28 nm.
Trong các ứng dụng chuyển mạch DCI, SERDES phạm vi dài (LR) thường điều khiển các vết PCB có chiều dài lên tới 1 mét, đi ngang qua các đường dẫn có ít nhất hai đầu nối bảng nối đa năng.
SR-SERDES yêu cầu ít điện năng hơn 40% so với LR-SERDES nhưng cần có bộ thu phát hoặc bộ đệm bên ngoài để có đường truyền mở rộng trong cấu hình DCI.
Do đó, khi sử dụng SR-SERDES giảm mức tiêu thụ điện năng của chip chuyển mạch khoảng 3,5 pJ/bit, công suất tổng thể của hệ thống tăng thêm 2,8 pJ/bit khi tính đến các thành phần bên ngoài. Nghịch lý này đặt ra những thách thức đáng kể cho các kiến trúc sư hệ thống DCI.
Xu hướng và dự báo tiêu thụ điện năng
Khắc phục hạn chế về băng thông
Bộ thu phát bên ngoài không thể khắc phục được những hạn chế về băng thông ngoại vi của chip vốn có trong hệ thống DCI điện. Công nghệ quang tử tích hợp được triển khai trực tiếp trên-chip sẽ phá vỡ những rào cản này. Việc xác thực thử nghiệm quang tử CMOS tích hợp bằng cách sử dụng phương pháp điều chế gián tiếp cho thấy tính khả thi, với tất cả các thành phần truyền thông ngoại trừ tia laser bên ngoài được tích hợp thông qua các quy trình tương thích với CMOS.
Tuy nhiên, bộ điều biến Mach{0}}Zehnder được sử dụng trong các hệ thống này tỏ ra không phù hợp với các ứng dụng DCI đa kênh do kích thước lớn (khoảng 1-3 mm² trên mỗi bộ điều biến) và giá trị BTE tương đối cao vượt quá 50 fJ/bit. Những hạn chế này đòi hỏi các phương pháp thay thế để triển khai DCI thực tế.
Cấu trúc cộng hưởng-Giải pháp dựa trên
"Bộ cộng hưởng vi vòng quang tử silicon thể hiện các số liệu hiệu suất vượt trội với tốc độ điều chế vượt quá 50 Gb/s trong khi vẫn duy trì mức tiêu thụ điện năng dưới 1 fJ/bit. Các thiết bị này thể hiện hệ số chất lượng trên 15.000 và dải phổ tự do phù hợp cho các ứng dụng ghép kênh phân chia bước sóng dày đặc trong môi trường trung tâm dữ liệu hiện đại, khiến chúng trở thành ứng cử viên lý tưởng cho các kết nối quang thế hệ tiếp theo."
Nguồn: thiên nhiên.com
Bộ cộng hưởng microring
Bộ điều biến nhỏ gọn, hiệu suất cao-dựa trên cấu trúc cộng hưởng cung cấp các giải pháp thay thế đầy hứa hẹn cho kiến trúc DCI. Bộ cộng hưởng vòng vi mô dựa trên silicon-có chức năng như bộ điều biến, công tắc chọn lọc-bước sóng hoặc bộ lọc thả.
Độ chọn lọc bước sóng
Microring sở hữu các lợi thế chọn lọc bước sóng vốn có, cho phép xây dựng các bộ phát DWDM (Ghép kênh phân chia bước sóng dày đặc) rất quan trọng đối với khả năng mở rộng DCI.
Bộ thành phần hoàn chỉnh
Kết hợp với các ống dẫn sóng sườn silicon, bộ tách sóng quang germanium đạt băng thông 40 GHz và bộ ghép cách tử, các vòng siêu nhỏ hoàn thiện bộ thành phần giao tiếp cần thiết cho việc triển khai DCI.
Kiến trúc liên kết quang DWDM
Một liên kết quang DWDM hoàn chỉnh dành cho các ứng dụng DCI kết hợp nhiều thành phần tích hợp. Tia laser bị khóa ở chế độ bên ngoài-cung cấp các nguồn ánh sáng "kết hợp" có bước sóng -cách đều nhau với khoảng cách kênh 100 GHz. Mảng cộng hưởng microring tương ứng với bước sóng lược điều chế tín hiệu trên sóng mang quang.
Tín hiệu quang truyền qua các ống dẫn sóng có mức suy hao 2,5 dB/cm, ghép thành các sợi-chế độ đơn thông qua bộ ghép cách tử có mức suy hao chèn 3 dB, sau đó quay trở lại các chip khác nhau thông qua các ống dẫn sóng bổ sung, cuối cùng đạt đến mảng cộng hưởng vòng vi mô phát hiện.
Kiến trúc liên kết này phục vụ cả giao tiếp giữa các chip thông qua sợi quang chế độ đơn trong các kết nối giá đỡ DCI đến giá đỡ và giao tiếp nội bộ chip khi sợi quang và bộ ghép liên kết bị loại bỏ đối với các ứng dụng DCI trên bo mạch.
Số liệu hiệu suất và phân tích sức mạnh
Đặc điểm tổn thất truyền tải
Các liên kết quang DWDM từ chip-đến-chip hoàn chỉnh bao gồm ống dẫn sóng quang 2 cm và sợi quang 10 m thể hiện cấu hình suy hao truyền tải cụ thể rất quan trọng đối với việc lập kế hoạch DCI:
Suy hao truyền dẫn sóng: tổng cộng 5 dB (2,5 dB/cm × 2 cm)
Suy hao bộ ghép cách tử: tổng cộng 6 dB (3 dB trên mỗi bộ ghép × 2)
Suy hao sợi quang: 0,04 dB (0,4 dB/km × 0,01 km × 4)
Mất chèn microring: 1 dB (0,5 dB mỗi vòng × 2)
Tổng ngân sách liên kết: 12,04 dB
Cân nhắc quản lý nhiệt
Công suất điều chỉnh nhiệt là một thành phần quan trọng trong hệ thống quang DCI. Hệ số quang-nhiệt cao của silicon (1,86 × 10⁻⁴/K) đòi hỏi phải kiểm soát nhiệt độ chính xác.
Mỗi microring yêu cầu dịch chuyển bước sóng khoảng 250 μW/nm để điều chỉnh nhiệt, chuyển thành 1 mW trên mỗi vòng để bù cho sự thay đổi nhiệt độ ±20 độ phổ biến trong môi trường DCI.
Yêu cầu về tia laser
Công suất quang đầu vào máy thu: -17 dBm cho 10⁻⁹ BER ở tốc độ 10 Gb/s
Tổng suy hao đường dẫn: 12,04 dB
Hiệu suất laze: Hiệu suất cắm-tường 30%
Công suất laser cần thiết: Đầu ra quang 5 dBm, điện 35 mW
Nguồn thu
Tiêu thụ điện năng TIA: 8 mW ở tốc độ 10 Gb/s
Bộ khuếch đại giới hạn: 12 mW ở tốc độ 10 Gb/s
Phục hồi đồng hồ và dữ liệu: 15 mW ở tốc độ 10 Gb/s
Tổng công suất thu: 35 mW mỗi kênh
Nguồn điều biến
Mạch điều khiển: 10 mW dựa trên điện áp ổ 1 Vpp
Điều chỉnh microring: 0,5 mW cho băng thông 10 GHz
Tổng công suất bộ điều biến: 10,5 mW mỗi kênh
Phân tích so sánh: I/O điện và quang
Tình trạng công nghệ hiện tại
| Số liệu | I/O điện | I/O quang học |
|---|---|---|
| Hiệu suất năng lượng | 11 pJ/bit cho LR-SERDES | 3 pJ/bit bao gồm tất cả các thành phần |
| Băng thông | 25 Gb/s trên mỗi cặp vi sai | 50 Gb/s trên mỗi kênh bước sóng |
| Năng suất sản xuất | 95% | 60% (trình diễn hiện tại) |
| Cơ cấu chi phí | 0,5 USD mỗi Gb/giây | 5,00 USD mỗi Gb/s (khối lượng dự kiến) |
| Kỳ hạn | Trưởng thành với các quy trình đã được thiết lập | Những bản demo trong phòng thí nghiệm đầy hứa hẹn, những thách thức thương mại |
Điểm chuyển tiếp công nghệ
Dự báo ngang giá chi phí
Những thách thức và giải pháp sản xuất
Độ phức tạp tích hợp
Việc tích hợp các thành phần quang tử cho các ứng dụng DCI đặt ra những thách thức đáng kể. Việc sản xuất hàng trăm hoặc hàng triệu thiết bị tích hợp trên các đế đơn với tỷ lệ năng suất chấp nhận được vẫn chưa được chứng minh ở quy mô thương mại.
Những thách thức sản xuất chính:
Độ chính xác bước sóng: Cần có độ chính xác ± 0,1 nm cho DWDM
Căn chỉnh khớp nối: dung sai ±0,5 μm để ghép sợi hiệu quả
Tính đồng nhất của quy trình:<5% variation across 300 mm wafers
Độ ổn định nhiệt: độ chính xác kiểm soát nhiệt độ ± 0,5 độ
Cân nhắc về độ tin cậy
Độ tin cậy lâu dài-cho việc triển khai DCI đòi hỏi trình độ chuyên môn sâu rộng:
Lão hóa nhanh:10.000 giờ ở 85 độ / độ ẩm 85%
Chu kỳ nhiệt:1.000 chu kỳ từ -40 độ đến +85 độ
Cú sốc cơ học:Thử nghiệm xung hình sin nửa- 1.500 G
Rung: Rung ngẫu nhiên 20 G, 10 Hz đến 2 kHz
Các thành phần quang học hiện tại có tỷ lệ FIT (Thất bại đúng lúc) là 10⁻¹⁵, đạt đến mức độ tin cậy của thành phần điện cần thiết cho các ứng dụng quan trọng-của nhiệm vụ DCI.
Những cân nhắc về mặt kinh tế khi triển khai DCI
Phân tích tổng chi phí sở hữu
Dự báo áp dụng thị trường
Sự phát triển công nghệ trong tương lai
Định dạng điều chế nâng cao
Các hệ thống DCI thế hệ tiếp theo-sẽ tận dụng các định dạng điều chế nâng cao để tăng đáng kể hiệu suất và thông lượng dữ liệu:
PAM-4
Tăng gấp đôi hiệu suất phổ lên 2 bit/ký hiệu
Phát hiện mạch lạc
Cho phép 400 Gb/s trên mỗi bước sóng
Chuyển tiếp sửa lỗi
Cải thiện lề liên kết thêm 8 dB
Xác suất định hình chòm sao
Tăng thêm độ nhạy 1,5 dB
Lộ trình tích hợp nguyên khối
Kiến trúc DCI trong tương lai sẽ được hưởng lợi từ những tiến bộ tích hợp nguyên khối kết hợp quang tử và điện tử:
2026: Trình diễn tích hợp laser
Đạt được hiệu suất 20% cho-nguồn sáng trên chip
2028: Hệ thống quang tử hoàn chỉnh-trên{2}}chip
Giải pháp tích hợp đầy đủ cho các ứng dụng DCI
2030: Tích hợp 3D
Kết hợp thiết bị điện tử và quang tử trong kiến trúc xếp chồng
2032: Laser chấm lượng tử
Cho phép vận hành không nhạy cảm với nhiệt độ-để có độ tin cậy cao hơn
Công nghệ mới nổi
Plasmonics
Giới hạn bước sóng phụ-cho phép các thiết bị siêu nhỏ gọn
Bộ điều biến graphene
Băng thông 100 GHz với hiệu suất 0,1 fJ/bit, có khả năng cách mạng hóa truyền thông quang tốc độ cao-
Mạng lưới thần kinh quang tử
Trong-điện toán mạng để tăng tốc DCI, cho phép xử lý dữ liệu nhanh hơn trong kết nối liên thông
Động lượng góc quỹ đạo
Kích thước ghép kênh vượt quá bước sóng, có khả năng cho phép tăng công suất theo cấp số nhân
Nỗ lực tiêu chuẩn hóa và hợp tác trong ngành
Phát triển tiêu chuẩn
Nhiều cơ quan tiêu chuẩn phối hợp các thông số kỹ thuật quang DCI để đảm bảo khả năng tương tác và đẩy nhanh việc áp dụng:
IEEE 802.3
Xác định chuẩn 400GbE và 800GbE
OIF
Phát triển các giao diện điện chung
COBO
Thiết lập-thông số kỹ thuật quang học trên bo mạch
CXL
Mở rộng các kết nối mạch lạc về mặt quang học
Hiệp hội ngành
Những nỗ lực hợp tác thúc đẩy phát triển công nghệ DCI thông qua nghiên cứu và chia sẻ nguồn lực:
Quang tử AIM
610 triệu USD hợp tác công-tư nhân thúc đẩy sản xuất quang tử tích hợp
SỬ THI
Hiệp hội Công nghiệp Quang tử Châu Âu phối hợp trong chuỗi giá trị
IPSR
Lộ trình phát triển hệ thống Photonics tích hợp cho quy hoạch công nghệ
OpenROADM
Thỏa thuận nhiều nguồn-cho hệ thống quang học cho phép các giải pháp DCI có thể tương tác
Hướng dẫn thực hiện dành cho Kiến trúc sư DCI
Bảo trì hàng ngày phòng đóng gói
Việc triển khai hệ thống quang DCI thành công đòi hỏi các phương pháp tiếp cận có hệ thống:
Phân tích yêu cầu
Xác định các mục tiêu về băng thông, độ trễ và độ tin cậy dựa trên nhu cầu của ứng dụng
Tính toán ngân sách liên kết
Tính đến tất cả các cơ chế tổn thất và biên độ bao gồm cả sự thay đổi nhiệt độ
Lập kế hoạch ngân sách điện
Bao gồm tất cả các thành phần chủ động và thụ động với chi phí quản lý nhiệt
Thiết kế nhiệt
Thực hiện kiểm soát nhiệt độ và làm mát đầy đủ để vận hành ổn định
Kế hoạch dự phòng
Thiết kế sơ đồ bảo vệ 1+1 hoặc N+1 cho các ứng dụng quan trọng-
Thực tiễn tốt nhất
Các phương pháp đã được chứng minh để triển khai quang DCI bao gồm:
Duy trì biên độ liên kết 3 dB để có độ tin cậy lâu dài-có tính đến độ cũ của thành phần
Triển khai cân bằng thích ứng cho các biến thể kênh và hiệu ứng nhiệt độ
Triển khai giám sát hiệu suất quang học toàn diện để chủ động bảo trì
Thiết lập các giao thức làm sạch cho các giao diện quang để ngăn chặn sự suy giảm tín hiệu
Ghi lại tất cả các bài tập định tuyến và bước sóng sợi quang để khắc phục sự cố
Thiết kế cho khả năng mở rộng để phù hợp với việc nâng cấp băng thông trong tương lai với số lần làm lại tối thiểu
Thực hiện kiểm tra môi trường trong các điều kiện-xấu nhất trước khi triển khai
Thực hiện quản lý cáp thích hợp để giảm thiểu tổn thất do uốn cong và ứng suất cơ học